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一种基于混合多项式逼近的无只读存储器直接数字频率合成器。

A ROM-less direct digital frequency synthesizer based on hybrid polynomial approximation.

作者信息

Omran Qahtan Khalaf, Islam Mohammad Tariqul, Misran Norbahiah, Faruque Mohammad Rashed Iqbal

机构信息

Department of Electrical, Electronic and Systems Engineering, Faculty of Engineering & Built Environment, Universiti Kebangsaan Malaysia (UKM), 43600 Bangi, Malaysia.

Institute of Space Science (ANGKASA), Faculty of Engineering & Built Environment Building, Universiti Kebangsaan Malaysia (UKM), 43600 Bangi, Malaysia.

出版信息

ScientificWorldJournal. 2014;2014:812576. doi: 10.1155/2014/812576. Epub 2014 Apr 23.

DOI:10.1155/2014/812576
PMID:24892092
原文链接:https://pmc.ncbi.nlm.nih.gov/articles/PMC4032650/
Abstract

In this paper, a novel design approach for a phase to sinusoid amplitude converter (PSAC) has been investigated. Two segments have been used to approximate the first sine quadrant. A first linear segment is used to fit the region near the zero point, while a second fourth-order parabolic segment is used to approximate the rest of the sine curve. The phase sample, where the polynomial changed, was chosen in such a way as to achieve the maximum spurious free dynamic range (SFDR). The invented direct digital frequency synthesizer (DDFS) has been encoded in VHDL and post simulation was carried out. The synthesized architecture exhibits a promising result of 90 dBc SFDR. The targeted structure is expected to show advantages for perceptible reduction of hardware resources and power consumption as well as high clock speeds.

摘要

本文研究了一种用于相位到正弦幅度转换器（PSAC）的新颖设计方法。使用了两段来近似正弦的第一象限。第一段线性段用于拟合零点附近的区域，而第二段四阶抛物线段用于近似正弦曲线的其余部分。多项式发生变化的相位样本是以实现最大无杂散动态范围（SFDR）的方式选择的。所发明的直接数字频率合成器（DDFS）已用VHDL编码并进行了后仿真。合成架构展现出90 dBc SFDR的良好结果。目标结构预计将在显著减少硬件资源和功耗以及提高时钟速度方面显示出优势。

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