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一种基于双延迟环的用于单光子雪崩二极管(SPAD)图像传感器的13位、12皮秒分辨率游标时间数字转换器。

A 13-Bit, 12-ps Resolution Vernier Time-to-Digital Converter Based on Dual Delay-Rings for SPAD Image Sensor.

作者信息

Huang Zunkai, Huang Jinglin, Tian Li, Wang Ning, Zhu Yongxin, Wang Hui, Feng Songlin

机构信息

Shanghai Advanced Research Institute, Chinese Academy of Sciences, Shanghai 201210, China.

出版信息

Sensors (Basel). 2021 Jan 22;21(3):743. doi: 10.3390/s21030743.

DOI:10.3390/s21030743
PMID:33499338
原文链接:https://pmc.ncbi.nlm.nih.gov/articles/PMC7865651/
Abstract

A three-dimensional (3D) image sensor based on Single-Photon Avalanche Diode (SPAD) requires a time-to-digital converter (TDC) with a wide dynamic range and fine resolution for precise depth calculation. In this paper, we propose a novel high-performance TDC for a SPAD image sensor. In our design, we first present a pulse-width self-restricted (PWSR) delay element that is capable of providing a steady delay to improve the time precision. Meanwhile, we employ the proposed PWSR delay element to construct a pair of 16-stages vernier delay-rings to effectively enlarge the dynamic range. Moreover, we propose a compact and fast arbiter using a fully symmetric topology to enhance the robustness of the TDC. To validate the performance of the proposed TDC, a prototype 13-bit TDC has been fabricated in the standard 0.18-µm complementary metal-oxide-semiconductor (CMOS) process. The core area is about 200 µm × 180 µm and the total power consumption is nearly 1.6 mW. The proposed TDC achieves a dynamic range of 92.1 ns and a time precision of 11.25 ps. The measured worst integral nonlinearity (INL) and differential nonlinearity (DNL) are respectively 0.65 least-significant-bit (LSB) and 0.38 LSB, and both of them are less than 1 LSB. The experimental results indicate that the proposed TDC is suitable for SPAD-based 3D imaging applications.

摘要

基于单光子雪崩二极管(SPAD)的三维(3D)图像传感器需要一个具有宽动态范围和高分辨率的时间数字转换器(TDC)来进行精确的深度计算。在本文中,我们提出了一种用于SPAD图像传感器的新型高性能TDC。在我们的设计中,我们首先提出了一种脉冲宽度自限制(PWSR)延迟元件,它能够提供稳定的延迟以提高时间精度。同时,我们使用所提出的PWSR延迟元件构建一对16级游标延迟环,以有效地扩大动态范围。此外,我们提出了一种采用全对称拓扑结构的紧凑快速仲裁器,以增强TDC的鲁棒性。为了验证所提出TDC的性能,我们在标准0.18-μm互补金属氧化物半导体(CMOS)工艺中制造了一个13位TDC原型。核心面积约为200μm×180μm,总功耗约为1.6mW。所提出的TDC实现了92.1ns的动态范围和11.25ps的时间精度。测量得到的最坏积分非线性(INL)和微分非线性(DNL)分别为0.65最低有效位(LSB)和0.38LSB,且均小于1LSB。实验结果表明,所提出的TDC适用于基于SPAD的3D成像应用。

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